Cette formation a été mise au point par des
professionnels fortement expérimentés en
conception de circuits d'électronique
numérique. Son approche didactique permet de
comprendre l'intérêt d'une véritable
méthodologie de design et facilite sa mise en
œuvre par une approche d'anticipation. Sa
durée peut être adaptée en fonction des
besoins précis des participants, et de leur
expérience préalable.
La méthodologie présentée est applicable au
développement de tout type de circuit
numérique, indépendamment de la cible (ASIC,
FPGA, CPLD, carte électronique) et des outils
utilisés, car elle fait appel à l'aspect
générique du langage VHDL.
Pour un déroulement plus fluide de la formation,
les exemples développés pour la synthèse
logique sont ensuite réutilisés pour les
travaux pratiques de simulation.
Les aspects " optimisation " du code
pour les différents types de cibles en fonction
des outils de synthèse (et de leur performances
sur tel ou tel type de cible) choisis peuvent
être abordés pour une meilleure compréhension
de l'impact du choix des outils de synthèse sur
les résultats en fonction de la cible choisie.
Pour les travaux pratiques, MVD recommande - et
met à la disposition des participants - les
outils suivants :
- Synthèse logique : Synplify-Pro
(Synplicity)
- Simulation : ModelSim
- Implémentation physique et analyse
statique de timing : Xilinx ISE 6.x
Cependant d'autres outils de synthèse,
simulation et implémentation physique peuvent
être utilisés sur demande. Nous consulter pour
tout besoin particulier.
