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Cursos publicos de diseño de FPGA Xilinx
Spartan-6 en VHDL

Mexico DF : Diciembre 2010
Monterrey : Diciembre 2010

Dominar lel lenguaje VHDL y la metodologia de diseño.
Aumentar su productividad usando las technicas adecuadas para fiabilidad y obtencion de los resultados deseados.

Este curso sera impartido en 4 dias en Mexico DF y Monterrey en el mes de Diciembre.

Este curso de 4 dias se basa en presentaciones de tecnicas de diseño de FPGA Xilinx Spartan- en VHDL, insistiendo en los aspectos fiabilidad y optimizacion del tiempo de diseño, depuracion, asi como el estilo de escritura del codigo para resultados optimizados. Se insistira particularmente en los aspectos siguientes :

  • Fiabilidad del diseño
  • Portabilidad y genericidad
  • Optimizacion en frecuencia de funcionamiento
  • Optimizacion en terminos de cantidad de recursos usados

Una parte importante del curso sera dedicada a la implementacion de diseños de ejemplo y programacion de la FPGA en placas de evaluacion de Xilinx, para poder comprobar el funcionamiento y adquirir conocimiento en el manejo de las herramientas de depuracion (Impact, ChipScope).

Despues de un analisis detallado del lenguaje VHDL y de la arquitectura de las FPGAs Spartan-6, se analizaran las distintas opciones de las herramientas de implementacion ISE 12 asi como los ditintos tipos de restricciones y herramientas complementarias de analisis de timing (Timing Analyzer), analisis de implementacion (FPGA Editor) y el imprescindible PlanAhead, potente herramienta de analisis de colocacion/timing y de generacion de restricciones.

Las practicas en placa de evaluacion se haran por grupos de 2 participantes. Se limita voluntariamente el numero de participantes a 16 personas para poder asegurar un desarrollo eficaz de las practicas.

Se entregaran todos los codigos fuentes de los distintos proyectos a los participantes.

Objetivos

  • Uso del lenguaje de descripción de hardware (VHDL) optimizado para las arquitecturas FPGA y para Simulación.
  • Proporcionar a los asistentes una base solida de las arquitecturas FPGA Xilinx Spartan-6 y sus herramientas de implementacion/depuracion.
  • Comprehender la relación entre el lenguaje de descripción de hardware y su correspondiente implementación física.
  • Aplicación de una metodología de diseño para reducir los ciclos de diseño/verificación y obtener resultados en el menor plazo posible con diseños robustos.
  • Entender el flujo de compilación ISE 12 asi como sus herramientas de depuración (Timing Analyzer), opciones de implementacion y restricciones de timing/colocacion usando PlanAhead.
  • Uso de ChipScope
  • Manejo del simulador ISIM y generacion de testbenches eficientes.

Puntos destacados del temario :

Arquitectura de las FPGA Xilinx

  • Familias Spartan-6
  • Slices y recursos lógicos
  • Memoria distribuida y bloques de memoria
  • Funciones aritméticas y multiplicadores dedicados
  • Gestión de relojes, DCMs y PLLs
  • Estructura de los Ios, ISERDES, OSERDES
  • Distribucion de relojes
  • BUFGs, DCMs y PLL
  • Bloques de RAM y FIFOs
  • Bloques DSP48
  • Controladores de memorias MCB para DDRx SDRAM

Lenguaje VHDL para síntesis

  • Fundamentos del lenguaje - como usar VHDL sin caer en las trampas
  • Operadores, tipos predefinidos y tipos del usuario.
  • Instrucciones concurrentes y secuenciales
  • Señales y variables
  • Estilo de escritura del código VHDL optimizado para síntesi
  • Código genérico
  • Discrepancias entre la sintesis y la simulacion - como evitarlas

Lenguaje VHDL para simulacion

  • Nociones de testbench e instrucciones adicionales para la simulacion
  • Operaciones de conversion de datos
  • Acceso en lectura y escritura a archivos ASCII - Vectores de test

Implementación y Verificación de Diseños

  • Metodología de diseño diseño sincrono. Resincronizacion de señales asincronas
  • Diseño jerárquico.
  • VHDL para simulación (ModelSim o ISIM), Como escribir un Testbench en VHDL.
  • Implementación física con herramientas Xilinx ISE
  • Restricciones para colocación de los IO ( PlanAhead ).
  • Restricciones de tiempos y analizador estático de tiempos (TimingAnalyzer).
  • Analizador lógico integrado ChipScope.

Herramientas Xilinx ISE

  • ISE (Xilinx) Version 12
  • Síntesis XST
  • Implementación MAP y PAR
  • Opciones de compilacion
  • Restricciones de colocacion con PlanAhead
  • Restricciones de timing
  • Analizador Estático de Tiempos
  • FPGA Editor
  • Configurador de FPGA : IMPACT
  • Analizador logico integrado : ChipScope (Xilinx)
  • Simuladores : ISIM o ModelSim

Las practicas incluyen :

  • Ejemplos sencillos poniendo en evidencia el incremento de potencia y flexibilidad de los sclices
    • funciones logicas y flip flops
    • MUXF7, MUXF8
    • funciones aritmeticas de 2 o 3 operandos
    • memoria single port preinicializadas
    • memoria dual port and quad port
    • modos SRL (shift register)
  • Uso de DCM y PLL
  • ISERDES y OSERDES, modos SDR y DDR, salidas single ended o diferenciales
  • Ejemplo de uso de bloques de RAM en distintos modos (single/dual port)
  • Bloques DSP en distintas configuraciones y analisis de resultados de un filtro con ChipScope

Uso de las FPGAs Xilinx para implementacion de algoritmos DSP

  • Ejemplo de filtro usando los bloques DSP
  • Ejemplo de filtro implementado con slices

Precio de los cursos (incluyendo el almuerzo para cada dia) :

  • Curso de 4 dias : 750 Dolares
  • Descuento 30% para el segundo participante de una misma empresa.

Condiciones de pago : por transferencia bancaria a recepcion de factura y antes del 31 de Octubre

Inscripciones :

El orden de pedido debe incluir todos los datos necesarios para establecer la facturacion

Las fechas y direccion exactas seran definidas posteriormente.

MVD es centro oficial de training para los siguientes fabricantes : ARM, Freescale, Xilinx

       

Tambien ofrecemos una amplia gama de cursos de hardware/software para aplicaciones embebidas